粉丝：“直说高速先生，绕线的设计要留意哪些地方”，高速先生：“最少要确保绕线的间距超过3H”，然后再补上一句，“H是信号到参照层的距离哈”。这时候粉丝一般都会“哦……谢谢哈”，我们旋即以一个失望而朴实礼貌的微笑展开对此……只不过我们也告诉，一个非常简单的问不会让粉丝们显得愈发的不淡定，虽然这个答案本身是较为精确的，意味着是这个问不会有一点口说无凭的感觉。什么？你们还不告诉我们究竟在说什么东西？只不过绕线的设计基本上不存在于每一块PCB板的分段信号上。最少见的就是我们的DDR设计，一组必须二分的信号由于发送pin的方位不一样，必定不会不存在绕线的情况。
然后从空间的角度来取决于的话，绕线的间隔就越小那么所占到的空间就就越小，特别是在是在DDR颗粒间的绕线更是如此，在里面寸土寸金的地方，作为一个工程师认同期望更加小间距的绕线咯。好吧好吧，说明完了我们究竟在说什么之后，我们还是之后说道返口说无凭这个事哈。粉丝们期望获得一些数据的承托，为此我们也专门做到了一板测试板去检验它。
很非常简单，没对比就没损害，我们做到的测试板要对比的设计如下右图，分别做到了绕线间距为3H，5H和7H三种设计，当然还有不绕线的一根参照线啦，总长度为10inch。那么测试的数据是怎么样的呢？首先说道到绕线嘛，大家认同不会关心绕线完了的时延啦，结果这三种情况的测试结果的对比是这样的。可以看见，绕线绕行得越契的话，信号的延时不会变大，3H大约不会比5H的绕线慢30ps，而5H之后就影响较为小了，5H只比7H慢10ps左右了。
我们杨家是说道3H是一个基本原则，我们可以和不绕线的延时来比一下，结果如下右图。它们的延时劣了大约50ps。考虑到这个是10inch的绕线情况，那么非常简单蛮横的折算成单元长度时，只不过每英寸的差异只有5ps左右，早已是十分小的影响了。
当然如果从损耗这个角度来看的话，又不会看见一些和信号频率很涉及的影响了。可以看见3H在2GHz以上就不会有很显著的谐振点，要是信号速率在4Gbps（2GHz基频）时就不会严重影响信号质量，5H，7H就不会显著有很好的提高。虽然从损耗来看3H较为可怕，但是……我们都忽视了一点，哪怕你知道必须回头10inch的绕线，你也会把一个跑完几个Gbps的走线用单端线来回头吧。
这里偷偷地说道一下哈，某种程度的绕线，用差分的形式不会有十分非常明显的提高哈，大家不要过于担忧。我们单线的绕线设计目前主要就是应用于DDR这样的分段系统，目前最低的速率也只不过在1．5GHz（3Gbps）左右哈。
—end—本期发问说道说道你们目前对绕线的设计是怎么去处置的？或者对于绕线还有什么看法也可以谈谈哈。
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